DisplayPort IP 支持中心
1.设备和 IP 选择
DisplayPort IP 支持哪些特性?
特性 | 说明 |
---|---|
DisplayPort IP 核特性 |
使用辅助流数据包进行传输 |
典型应用 |
|
器件家族支持 |
|
设计工具 |
|
注:英特尔 Quartus Prime Pro Edition 软件不包含高带宽数字内容保护 (HDCP) 功能。有关更多信息,请前往媒体连接解决方案 - 英特尔® FPGA 中的 HDCP 功能。
我应使用哪个英特尔® FPGA 设备产品家族?
设备产品家族支持的链路速率
下表显示了使用 M10K 的 Arria V 和 Cyclone V 器件以及使用 M20K 的英特尔 Arria 10、英特尔 Stratix 10 和 Stratix V 器件的资源信息。
使用以下参数设置获取资源:
- 模式 = 单工
- 最大通道数量 = 4 通道
- 最大视频输入颜色深度 = 每色 8 位 (bpc)
- 像素输入模式 = 每时钟 1 像素
设备产品家族 | 双路 (20 位模式) |
四路 (40 位模式) |
PMA 结构速度等级 |
---|---|---|---|
英特尔 Agilex® 7 (F-tile) |
RBR, HBR, HBR2 |
RBR、HBR、HBR2、HBR3、UHBR10 |
1、2、3* |
英特尔 Stratix 10 (H-tile) |
RBR, HBR, HBR2 |
RBR、HBR、HBR2、HBR3、UHBR10、UHBR20(仅提供初步支持) |
1、2、3* |
英特尔 Stratix 10 (L-tile) |
RBR, HBR, HBR2 |
RBR, HBR, HBR2, HBR3 |
1、2、3* |
英特尔® Arria® 10 |
RBR, HBR, HBR2 |
RBR, HBR, HBR2, HBR3 |
1, 2 |
英特尔 Cyclone® 10 GX |
RBR, HBR, HBR2 |
RBR, HBR, HBR2, HBR3 |
5, 6 |
Stratix® V |
RBR, HBR, HBR2 |
RBR, HBR, HBR2 |
1, 2, 3 |
Arria® V GX/GT/GS |
RBR, HBR |
RBR, HBR, HBR2 |
3, 4, 5 |
Arria® V GZ |
RBR, HBR, HBR2 |
RBR, HBR, HBR2 |
支持的任何速度等级 |
Cyclone® V |
RBR, HBR |
RBR, HBR |
支持的任何速度等级 |
注:对英特尔 Agilex 7、英特尔 Arria 10 和英特尔 Stratix 10 FPGA 结构速度 3 提供有条件的支持。请与您的销售代表联系,了解更多信息。
什么是 DisplayPort 英特尔 FPGA IP 内核 FPGA 资源利用率?
性能和资源利用率
资源利用情况数据表示 DisplayPort 英特尔 FPGA IP 的典型预期性能。
下表列出了所选实例的资源和预期性能。结果是通过在以下器件中使用英特尔 Quartus Prime Pro Edition 软件 20.2 版而获得的:
- 英特尔 Agilex® F-tile (AGIB027R31B1E2VR0)
- 英特尔 Stratix 10 (1SG280HU1F50E2VGS1)
- 英特尔 Arria 10 (10AX115S2F45I1SG)
- 英特尔 Cyclone 10 GX (10CX220YF780E5G)
DisplayPort 1.4 英特尔 FPGA IP 资源利用情况
下表显示了使用 M20K 的英特尔 Agilex 7、英特尔 Arria 10、英特尔 Cyclone 10 GX 和英特尔 Stratix 10 器件的资源信息。使用以下参数设置获取资源:
- 模式 = 单工
- 最大通道数量 = 4 通道
- 最大视频输入颜色深度 = 每色 8 位 (bpc)
- 像素输入模式 = 每时钟 1 像素,英特尔 Agilex 7 为每时钟 4 像素
设备 |
流 |
方向 |
每时钟 时钟 |
ALM |
逻辑寄存器 主要 |
逻辑寄存器 辅助 |
内存位数 |
内存 M10K 或 M20K |
---|---|---|---|---|---|---|---|---|
英特尔 Agilex® 7 |
SST |
RX |
四 |
7040 |
11781 |
- |
18368 |
18 |
SST |
TX |
四 |
7600 |
10149 |
- |
26576 |
29 |
|
英特尔® Stratix® 10 |
SST(1 路数据流) |
RX |
双 |
5,200 |
7,700 |
640 |
16,256 |
11 |
SST(1 路数据流) |
RX |
四 |
7,100 |
9,500 |
880 |
18,816 |
14 |
|
SST(1 路数据流) |
TX |
双 |
5,100 |
7,100 |
420 |
12,176 |
15 |
|
SST(1 路数据流) |
TX |
四 |
7,100 |
9,200 |
550 |
22,688 |
29 |
|
英特尔® Arria® 10 |
SST(1 路数据流) |
RX |
双 |
4,200 |
6,900 |
1,200 |
16,256 |
11 |
SST(1 路数据流) |
RX |
四 |
6,000 |
8,800 |
1,600 |
18,816 |
14 |
|
SST(1 路数据流) |
TX |
双 |
4,700 |
6,300 |
1,000 |
6,728 |
6 |
|
SST(1 路数据流) |
TX |
四 |
6,700 |
8,400 |
1,200 |
16,520 |
13 |
|
MST |
RX |
四 |
20,100 |
24,400 |
4,500 |
58,368 |
32 |
|
(4 流) |
TX |
四 |
26,400 |
29,000 |
4,300 |
21,728 |
34 |
|
英特尔® Cyclone® 10 GX |
SST(1 路数据流) |
RX |
双 |
4,200 |
7,000 |
1,200 |
16,256 |
11 |
SST(1 路数据流) |
RX |
四 |
6,000 |
8,800 |
1,600 |
18,816 |
14 |
|
SST(1 路数据流) |
TX |
双 |
4,600 |
6,200 |
1,000 |
10,568 |
8 |
|
SST(1 路数据流) |
TX |
四 |
6,800 |
8,400 |
1,200 |
17,096 |
13 |
|
MST |
RX |
双 |
22,000 |
24,400 |
4,400 |
58,368 |
32 |
|
(4 流) |
TX |
四 |
26,500 |
29,000 |
4,400 |
36,576 |
32 |
DisplayPort 2.0 英特尔 FPGA IP 资源利用情况
下表显示了使用 M20K 的英特尔 Stratix 10 器件的资源信息。DP2.0 的资源数也包括 DP1.4 的资源数。使用以下参数设置获取资源:
- 模式 = 单工
- 最大通道数量 = 4 通道
- 最大视频输入颜色深度 = 每色 8 位 (bpc)
- 像素输入模式 = 每时钟 4 像素
HDCP 资源利用情况
该表列出了英特尔 Arria 10 和英特尔 Stratix 10 器件的 DisplayPort 英特尔 FPGA IP(采用 SST(1 路数据流)配置,最大通道数为 4)的 HDCP 资源数据。
设备 |
HDCP IP |
支持 HDCP 密钥管理 |
每时钟符号数 |
ALM |
组合 ALUT |
逻辑寄存器 |
内存 M20K |
DSP |
---|---|---|---|---|---|---|---|---|
英特尔® Stratix® 10 |
HDCP 2.3 发送端 |
0 |
双 |
7,723 |
11,555 |
13,685 |
10 |
3 |
HDCP 2.3 发送端 |
0 |
四 |
10,767 |
17,154 |
17,842 |
10 |
3 |
|
HDCP 2.3 发送端 |
1 |
双 |
8,232 |
12,376 |
14,123 |
12 |
3 |
|
HDCP 2.3 发送端 |
1 |
四 |
11,082 |
17,741 |
18,125 |
12 |
3 |
|
HDCP 2.3 接收端 |
0 |
双 |
8,431 |
12,626 |
14,647 |
11 |
3 |
|
HDCP 2.3 接收端 |
0 |
四 |
11,304 |
18,071 |
18,586 |
11 |
3 |
|
HDCP 2.3 接收端 |
1 |
双 |
8,796 |
13,174 |
14,707 |
13 |
3 |
|
HDCP 2.3 接收端 |
1 |
四 |
11,690 |
18,658 |
18,847 |
13 |
3 |
|
HDCP 1.3 发送端 |
0 |
双 |
3,154 |
4,108 |
5,181 |
2 |
0 |
|
HDCP 1.3 发送端 |
0 |
四 |
4,794 |
6,194 |
7,640 |
2 |
0 |
|
HDCP 1.3 发送端 |
1 |
双 |
3,614 |
4,894 |
5,916 |
4 |
0 |
|
HDCP 1.3 发送端 |
1 |
四 |
5,169 |
6,979 |
6,791 |
4 |
0 |
|
HDCP 1.3 接收端 |
0 |
双 |
2,602 |
3,355 |
4,245 |
3 |
0 |
|
HDCP 1.3 接收端 |
0 |
四 |
4,229 |
5,428 |
6,452 |
3 |
0 |
|
HDCP 1.3 接收端 |
1 |
双 |
3,045 |
4,022 |
4,904 |
5 |
0 |
|
HDCP 1.3 接收端 |
1 |
四 |
4,656 |
6,173 |
5,773 |
5 |
0 |
|
英特尔® Arria® 10 |
HDCP 2.3 发送端 |
0 |
双 |
6,752 |
10,724 |
13,138 |
10 |
3 |
HDCP 2.3 发送端 |
0 |
四 |
9,934 |
16,760 |
16,716 |
10 |
3 |
|
HDCP 2.3 发送端 |
1 |
双 |
7,165 |
11,350 |
13,615 |
12 |
3 |
|
HDCP 2.3 发送端 |
1 |
四 |
10,374 |
17,364 |
17,561 |
12 |
3 |
|
HDCP 2.3 接收端 |
0 |
双 |
7,395 |
11,721 |
13,775 |
11 |
3 |
|
HDCP 2.3 接收端 |
0 |
四 |
10,547 |
17,674 |
17,335 |
11 |
3 |
|
HDCP 2.3 接收端 |
1 |
双 |
7,785 |
12,420 |
14,213 |
13 |
3 |
|
HDCP 2.3 接收端 |
1 |
四 |
10,972 |
18,424 |
18,167 |
13 |
3 |
|
HDCP 1.3 发送端 |
0 |
双 |
2,505 |
3,826 |
5,336 |
2 |
0 |
|
HDCP 1.3 发送端 |
0 |
四 |
3,724 |
5,648 |
5,882 |
2 |
0 |
|
HDCP 1.3 发送端 |
1 |
双 |
2,849 |
4,429 |
5,846 |
4 |
0 |
|
HDCP 1.3 发送端 |
1 |
四 |
4,142 |
6,335 |
6,635 |
4 |
0 |
|
HDCP 1.3 接收端 |
0 |
双 |
1,995 |
2,879 |
4,248 |
3 |
0 |
|
HDCP 1.3 接收端 |
0 |
四 |
3,270 |
4,810 |
4,851 |
3 |
0 |
|
HDCP 1.3 接收端 |
1 |
双 |
2,382 |
3,549 |
4,821 |
5 |
0 |
|
HDCP 1.3 接收端 |
1 |
四 |
3,677 |
5,472 |
5,604 |
5 |
0 |
2.设计流程和 IP 集成
可用的 DisplayPort 相关信息和文档有哪些?
英特尔 Agilex® 7 (F-tile)、英特尔® Stratix® 10(H-tile 和 L-tile)、英特尔® Arria® 10、英特尔® Cyclone® 10 GX、Arria V GX/GT/GS、Arria V GZ、Cyclone V、Stratix V
如何生成 DisplayPort IP 内核?
在英特尔 Quartus Prime 软件中生成 DisplayPort IP 核的步骤可在“指定 IP 参数和选项”章节中找到。
英特尔 Quartus 生成的 DisplayPort 设计示例支持什么?
DisplayPort 英特尔 FPGA IP 内核设计示例将展示从 DisplayPort RX 实例到 DisplayPort TX 实例的并行回环,带或不带 Pixel Clock Recovery (PCR) 模块。下表展示了英特尔 Agilex 7、英特尔 Stratix 10、英特尔 Arria 10 和英特尔 Cyclone 10 GX 器件可用的设计示例选项。
设备 | 设计示例 | 名称 | 数据速率 | 通道模式 | 环回类型 |
---|---|---|---|---|---|
英特尔 Agilex 7 |
不带 PCR 的 DisplayPort SST 并行回环 | DisplayPort SST |
RBR、HBR、HBR2、HBR3、UHBR10 |
单工 |
不带 PCR 的并行环回 |
带 AXIS 视频接口的 DisplayPort SST 并行环回 | DisplayPort SST | RBR、HBR、HRB2、HBR3、UHBR10 | 单工 | 带 AXIS 视频接口的并行环回 | |
英特尔® Stratix® 10 |
带 PCR 的 DisplayPort SST 并行环回(带 HDCP 和不带 HDCP) | DisplayPort SST |
HBR3、HBR2、HBR 和 RBR | 单工 |
带 PCR 的并行环回 |
不带 PCR 的 DisplayPort SST 并行回环 | DisplayPort SST |
UHBR10 (Stratix 10 H-tile)、HBR3、HBR2、HBR 和 RBR | 单工 |
不带 PCR 的并行环回 |
|
DisplayPort SST(仅发送端) | DisplayPort SST | HBR3、HBR2、HBR、RBR | 单工 | - | |
DisplayPort SST(仅接收端) | DisplayPort SST | HBR3、HBR2、HBR、RBR | 单工 | - | |
英特尔® Arria® 10 |
带 PCR 的 DisplayPort SST 并行环回(带 HDCP 和不带 HDCP) | DisplayPort SST |
HBR3、HBR2、HBR 和 RBR | 单工 |
带 PCR 的并行环回 |
不带 PCR 的 DisplayPort SST 并行回环 | DisplayPort SST |
HBR3、HBR2、HBR 和 RBR | 单工 |
不带 PCR 的并行环回 |
|
带 PCR 的 DisplayPort MST 并行环回 | DisplayPort MST |
HBR3、HBR2、HBR 和 RBR | 单工 |
带 PCR 的并行环回 |
|
不带 PCR 的 DisplayPort MST 并行环回 | DisplayPort MST |
HBR3、HBR2、HBR 和 RBR | 单工 |
不带 PCR 的并行环回 |
|
DisplayPort SST(仅发送端) |
DisplayPort SST |
HBR3、HBR2、HBR 和 RBR | 单工 |
- |
|
DisplayPort SST(仅接收端) |
DisplayPort SST |
HBR3、HBR2、HBR 和 RBR | 单工 |
- |
|
英特尔 Cyclone 10 GX |
带 PCR 的 DisplayPort SST 并行环回 | DisplayPort SST |
HBR3、HBR2、HBR 和 RBR | 单工 |
带 PCR 的并行环回 |
带 PCR 的 DisplayPort SST 并行环回 | DisplayPort SST |
HBR3、HBR2、HBR 和 RBR | 单工 |
不带 PCR 的并行环回 |
|
带 PCR 的 DisplayPort MST 并行环回 | DisplayPort MST |
HBR3、HBR2、HBR 和 RBR | 单工 |
带 PCR 的并行环回 |
|
不带 PCR 的 DisplayPort MST 并行环回 | DisplayPort MST |
HBR3、HBR2、HBR 和 RBR | 单工 |
不带 PCR 的并行环回 |
|
DisplayPort SST(仅发送端) | DisplayPort SST | HBR3、HBR2、HBR、RBR | 单工 | - | |
DisplayPort SST(仅接收端) | DisplayPort SST | HBR3、HBR2、HBR、RBR | 单工 | - |
如何生成英特尔 Quartus DisplayPort 设计示例?
对于英特尔 Agilex® 7、英特尔 Stratix、英特尔 Arria 10 和英特尔 Cyclone 10 GX 器件,请使用英特尔 Quartus Prime Pro Edition 软件中的 DisplayPort 英特尔 FPGA 参数编辑器生成设计示例。
- 点击 Tools > IP Catalog 并选择目标设备产品家族。
- 在 IP Catalog 中,找到并双击 DisplayPort 英特尔 FPGA IP。将打开 New IP Variation 窗口。
- 为您的自定义 IP 实例指定一个顶级名称。参数编辑器将在名为 .ip 的文件中保存 IP 变体设置。
- 您可以在 Device 字段选择特定 FPGA 设备,或保留默认英特尔 Quartus Prime 软件设备选择。
- 点击 OK。此时会显示参数编辑器。
- 同时为 TX 和 RX 配置所需参数。
- 在“设计示例”选项卡上选择符合您标准的设计示例。
- 选择 Simulation 以生成测试台,并选择 Synthesis 以生成硬件设计示例。必须至少选择其中一个选项才能生成设计示例文件。如果您选择这两个,生成时间会过长。
- 对于目标开发套件,选择可用英特尔 FPGA 开发套件。如果您选择开发套件,则会更改目标设备(在第 4 步中选择)以匹配开发套件上的设备。
- 点击 Generate Example Design。
同样,以下链接提供了从英特尔 Quartus Prime 软件中
生成 DisplayPort 设计示例的逐步说明:
- DisplayPort 英特尔 Agilex® 7 F-Tile FPGA IP 设计示例用户指南
- DisplayPort 英特尔® Stratix® 10 FPGA IP 设计示例用户指南
- DisplayPort 英特尔® Arria 10 FPGA IP 设计示例用户指南
- DisplayPort 英特尔® Cyclone 10 GX FPGA IP 设计示例用户指南
如何编译和测试设计?
对于英特尔 Agilex 7 和 10 系列器件,可在以下 DisplayPort 设计中找到编译和测试 DisplayPort 设计的步骤
编译和测试设计:
- DisplayPort 英特尔 Agilex® 7 F-Tile FPGA IP 设计示例用户指南
- DisplayPort 英特尔® Stratix® 10 FPGA IP 设计示例用户指南
- DisplayPort 英特尔® Arria 10 FPGA IP 设计示例用户指南
- DisplayPort 英特尔® Cyclone 10 GX FPGA IP 设计示例用户指南
如何执行 DisplayPort 功能模拟?
对于英特尔 Agilex 7、英特尔 Stratix、英特尔 Arria 10 和英特尔 Cyclone 10 GX 器件,生成 DisplayPort 功能仿真的步骤如下:
在 DisplayPort 参数编辑器中启用模拟选项并生成 DisplayPort 设计示例。
设计仿真:
- DisplayPort 英特尔 Agilex® 7 F-Tile FPGA IP 设计示例用户指南
- DisplayPort 英特尔® Stratix® 10 FPGA IP 设计示例用户指南
- DisplayPort 英特尔® Arria 10 FPGA IP 设计示例用户指南
- DisplayPort 英特尔® Cyclone 10 GX FPGA IP 设计示例用户指南
仿真测试台:
- DisplayPort 英特尔 Agilex® 7 F-Tile FPGA IP 设计示例用户指南
- DisplayPort 英特尔® Stratix® 10 FPGA IP 设计示例用户指南
- DisplayPort 英特尔® Arria 10 FPGA IP 设计示例用户指南
- DisplayPort 英特尔® Cyclone 10 GX FPGA IP 设计示例用户指南
可在哪里找到时钟恢复内核的信息?
英特尔 Agilex 7、英特尔 Stratix、英特尔 Arria 10 和英特尔 Cyclone 10 GX DisplayPort 设计示例使用像素时钟恢复 IP。
时钟恢复核信息:
可在哪里找到 DisplayPort 链接培训流程的信息?
在允许源设备发送视频数据给接收设备之前,必须完成源-接收之间的链路培训流程。
DisplayPort 链路调训流程:
可在哪里找到 DisplayPort API 参考和 DPCD 信息的信息?
以下资源将提供有关 DisplayPort 应用程序编程接口 (API) 参考和 DPCD 的说明:
3.主板设计和功耗管理
引脚连接指南
英特尔 Agilex 7 设备
英特尔 Stratix 10 设备
英特尔 Arria 10 设备
英特尔 Cyclone 10 GX 设备
线路图审查
英特尔 Agilex 7 设备
英特尔 Stratix 10 设备
- 英特尔 Stratix 10 GX、MX 和 SX 线路图审查工作表
- 《英特尔 Stratix 10 GX FPGA 开发套件用户指南和线路图》
- 《英特尔 Stratix 10 SX SoC 开发套件用户指南和线路图》
英特尔 Arria 10 设备
- 英特尔 Arria 10 GX、GT 和 SX 原理图审查工作表
- 《英特尔 Arria 10 GX FPGA 开发套件用户指南和线路图》
- 《英特尔 Arria 10 SoC 开发套件用户指南和线路图》
英特尔 Cyclone GX 10 设备
主板设计指南
- AN 958:主板设计指南
- 主板布局测试
- AN 114:《英特尔® 可编程设备包主板设计指南》
- AN 766:英特尔 Stratix 10 器件高速信号接口布局设计指南
- AN 613:《英特尔 FPGA 的PCB 叠层设计注意事项》
- AN745:英特尔 FPGA DisplayPort 接口设计指南
- 《FMC DisplayPort 子卡修订 8 线路图》
- 《FMC DisplayPort 子卡修订 11 线路图》
- 《HSMC DisplayPort 1.2 子卡线路图》
法律声明:不建议实施英特尔 Arria 10 和英特尔 Stratix 10 开发套件板载 DisplayPort TX 主板设计,因为 PMA 无法与 PCS 键合。建议用户参考 Bitec 设计实施。
电源管理
- 早期功耗估算器 (EPE) 和功耗分析器
- AN 750:使用英特尔 FPGA PDN 工具优化配电网络设计
- 《设备指定的供电网络 (PDN) 工具 2.0 用户指南》
- 英特尔® Cyclone® 10 GX FPGA 早期功耗估算器用户指南
- 英特尔® Arria® 10 FPGA 早期功耗估算器用户指南
- AN 711:英特尔® Arria® 10 设备中的功耗降低功能
- AN 721:创建 FPGA 电源树
- AN 692:英特尔® Cyclone® 10 GX、英特尔® Arria® 10、英特尔® Stratix® 10 和英特尔 Agilex® 7 设备的电源排序注意事项
- 英特尔® Stratix® 10 FPGA 早期功耗估算器用户指南
- 英特尔® Stratix® 10 电源管理用户指南
- 英特尔 Agilex® 7 电源管理用户指南
- AN 910:英特尔 Agilex® 7 配电网络设计指南
- 英特尔® Quartus® Prime Pro Edition 功耗分析与优化用户指南
- 英特尔® FPGA Power and Thermal Calculator 用户指南
散热功耗管理
英特尔 Stratix 10 设备
- AN 787:采用早期功耗估算器的英特尔® Stratix® 10 热建模和管理
- AN 943:使用英特尔® FPGA Power and Thermal Calculator 对英特尔 Stratix 10 FPGA 进行散热建模
- AN 944:使用英特尔® FPGA Power and Thermal Calculator 对英特尔 Agilex® 7 FPGA 进行散热建模
功率排序
英特尔 Stratix 10、英特尔 Cyclone 10 GX 和英特尔 Arria 10 器件
我的设计需要 Bitec FMC 子卡。我如何进行选择?
下表提供了选择 Bitec FMC 子卡修订版本的快速指南。
为 10 系列设备使用带 Bitec FMC 子卡的单或双通道收发器的任何要求?
是的。对于在 Bitec FMC 子卡的更早版本(修订 9 和更早版本)中使用/引用的 DisplayPort 设计,由于通道的通道反向和极性,必须为 TX 和 RX 遵照以下链接中的引脚分配。
设备 |
器件部件编号 |
引脚分配指南链接 |
---|---|---|
英特尔 Stratix 10 器件 |
1SG280HU1F50E2VGS1 |
|
英特尔 Arria 10 设备 |
10AX115S2F45I1SG |
|
英特尔 Cyclone 10 GX 设备 |
10CX220YF780E5G |
我如何创建 DisplayPort 仅 TX 或仅 RX 的设计?
可在 DisplayPort 英特尔® Arria 10 FPGA IP 设计示例用户指南中找到创建 DisplayPort(仅发送端或仅接收端)设计的一般指南。或者,可在《AN 883:英特尔 Arria 10 DisplayPort 设计(仅 TX)用户指南》中找到 DisplayPort 设计(仅 TX)的更详细说明。
5.调试
如何调试 DisplayPort 设计?
监控链路调训状态、链路速率和开发套件板载用户 LED 上的通道数。
通过 Nios II 终端监控视频主流属性 (MSA) 信息和链路调训的辅助通道流量。
计算所需的视频分辨带宽及其恢复时钟。
转换 DisplayPort 链路调训 AUX 交易